Dynamic Neural Accelerator® Bitstream & MERA™ Compiler for Low Latency Deep Neural Network Inference

This presentation provides an overview of Edgecortix's DNA-F100/F200 FPGA bitstreams, from the Dynamic Neural Accelerator® IP family. It also gives an introduction to Edgecortix's MERA™ data-flow compiler, showcasing the steps needed to compile typical deep learning models for the DNA AI hardware accelerator, implemented on Xilinx ALVEO FPGAs.

Presenters: Nikolay Nez & Naoki Shibuya, AI Hardware Accelerator Division, Edgecortix, Inc.

This was originally delivered as an online lecture, as part of the AI Webinar series organized by PALTEK Corporation.

Original AI Webinar link: www.paltek.co.jp/techblog/seminar/210210-01

このプレゼンテーションでは、EdgecortixのDynamic Neural Accelerator® IP ファミリーからDNA-Fシリーズビットストリームの概要を説明します。また、EdgecortixのMERA™データフローコンパイラの概要も説明し、ザイリンクス社のALVEO FPGA用に実装されたDNA AIハードウェアアクセラレータに向けて一般的なディープラーニングモデルをコンパイルする手順を紹介します。

発表者：Edgecortix株式会社 AIアクセラレータ部門
ネズニコライ＆澁谷直樹　
こちらは株式会社PALTEK主催のAIオンラインセミナーにて行われたプレゼンテーションです。
オリジナルプレゼンテーション動画link: www.paltek.co.jp/techblog/seminar/210210-01